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    本發明的一個方式提供一種當提高電晶體的導通特性來實現半導體裝置的高速回應、高速驅動時可靠性高的結構。在按順序層疊有氧化物半導體層、由第一導電層與第二導電層的疊層構成的源極電極層或汲極電極層、閘極絕緣層和閘極電極層的共面型電晶體中，該閘極電極層隔著該閘極絕緣層與該第一導電層重疊且隔著該閘極絕緣層不與該第二導電層重疊。
    公开号:TW201320341A
    申请号:TW101134471
    申请日:2012-09-20
    公开日:2013-05-16
    发明作者:Shunpei Yamazaki；Atsuo Isobe；Yutaka Okazaki；Takehisa Hatano；Sachiaki Tezuka；Suguru Hondo；Toshihiko Saito
    申请人:Semiconductor Energy Lab；
    IPC主号:H01L29-00
    专利说明:
    半導體裝置
    本發明係關於一種半導體裝置以及半導體裝置的製造方法。
    注意，在本說明書中，半導體裝置指的是能藉由利用半導體特性起作用的所有裝置，因此，電光裝置、半導體電路及電子裝置都是半導體裝置。
    藉由利用形成在具有絕緣表面的基板上的半導體薄膜來構成電晶體(也稱為薄膜電晶體(TFT))的技術引人注目。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)等的電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知。但是，作為其他材料，氧化物半導體受到關注。
    例如，已經公開了一種作為電晶體的活性層使用包含銦(In)、鎵(Ga)及鋅(Zn)的非晶氧化物的頂閘極型且共面型(Coplaner Type)的電晶體(參照專利文獻1)。
    [專利文獻1]日本專利申請公開第2006-165528號公報
    為了提高電晶體的導通特性(例如，導通電流或場效應遷移率)來實現半導體裝置的高速回應及高速驅動，較佳為採用對成為活性層的通道形成區域的區域確實地重疊閘極電極的結構。藉由採用該結構，可以將閘極電壓確實地施加到源極和汲極之間的通道形成區域，從而可以減少源極和汲極之間的電阻。
    在共面型電晶體中，在與電晶體的閘極電極的兩端分離地設置源極電極及汲極電極的情況下，當看到頂面或剖面時在閘極電極和源極電極及汲極電極之間形成間隙。當使電晶體工作時該間隙成為電阻。
    由此，在矽類半導體材料中，藉由對成為上述間隙的半導體區域注入雜質來謀求該間隙的區域的低電阻化，且使閘極電極確實地重疊於成為活性層的通道形成區域的區域來提高導通特性。另一方面，當將氧化物半導體用於半導體材料時，為了實現該區域的低電阻化，較佳為使源極電極及汲極電極的端部和閘極電極的端部彼此一致或重疊地設置。
    然而，在當看到頂面或剖面時使電晶體的源極電極及汲極電極的端部和閘極電極的端部彼此一致或重疊的結構中，該電極之間的短路成為問題。該電極之間的短路起因於將閘極絕緣層設置在源極電極及汲極電極以及氧化物半導體層上時的閘極絕緣層的覆蓋率故障。特別是，當伴隨電晶體的微型化進行閘極絕緣層的薄膜化時，覆蓋率故障容易明顯化。
    形成在源極電極及汲極電極上以及氧化物半導體層上的閘極絕緣層特別在與成為通道形成區域的氧化物半導體層接觸的區域中容易產生由於覆蓋率故障等而導致的短路。為了提高導通特性，在很多情況下將源極電極及汲極電極形成得比閘極絕緣層厚。因此，當將閘極絕緣層形成得薄時，源極電極及汲極電極的厚膜化使源極電極及汲極電極的端部的覆蓋率故障更多。其結果是，容易產生電極之間的短路並導致可靠性的降低。
    於是，本發明的一個方式的課題之一是提供一種如下情況下的可靠性高的結構，即當提高電晶體的導通特性來實現半導體裝置的高速回應及高速驅動。
    本發明的一個方式是一種半導體裝置，其中，在按順序層疊氧化物半導體層、由第一導電層和第二導電層的疊層構成的源極電極層或汲極電極層、閘極絕緣層和閘極電極層的電晶體中，閘極電極層隔著閘極絕緣層與第一導電層重疊並隔著閘極絕緣層不與第二導電層重疊。
    本發明的一個方式是一種半導體裝置，包括：設置在具有絕緣表面的基板上的氧化物半導體層；部分地設置在氧化物半導體層上的第一導電層；部分地設置在第一導電層上的第二導電層；設置在氧化物半導體層上、第一導電層上以及第二導電層上的閘極絕緣層；以及隔著閘極絕緣層設置在氧化物半導體層上的閘極電極層，其中，閘極電極層隔著閘極絕緣層與第一導電層重疊並隔著閘極絕緣層不與第二導電層重疊。
    本發明的一個方式是一種半導體裝置，包括：設置在具有絕緣表面的基板上的氧化物半導體層；部分地設置在氧化物半導體層上的第一導電層；部分地設置在第一導電層上的第二導電層；設置在第二導電層上的絕緣層；設置在氧化物半導體層上、第一導電層上、第二導電層上以及絕緣層上的閘極絕緣層；以及隔著閘極絕緣層設置在氧化物半導體層上的閘極電極層，其中，閘極電極層隔著閘極絕緣層與第一導電層重疊並隔著閘極絕緣層不與第二導電層重疊。
    本發明的一個方式是一種半導體裝置，包括：設置在具有絕緣表面的基板上的氧化物半導體層；部分地設置在氧化物半導體層上的第一導電層；部分地設置在第一導電層上的絕緣層；部分地設置在絕緣層上且在絕緣層的開口部中與第一導電層接觸地設置的第二導電層；設置在氧化物半導體層上、第一導電層上、第二導電層上以及絕緣層上的閘極絕緣層；以及隔著閘極絕緣層設置在氧化物半導體層上的閘極電極層，其中，閘極電極層隔著閘極絕緣層與第一導電層重疊並隔著閘極絕緣層不與第二導電層重疊。
    本發明的一個方式是一種半導體裝置，包括：具有絕緣表面的基板上的設置在部分地具有埋入導電層的絕緣層上的氧化物半導體層；部分地設置在氧化物半導體層上的第一導電層；部分地設置在第一導電層上的第二導電層；設置在氧化物半導體層上、第一導電層上以及第二導電層上的閘極絕緣層；以及隔著閘極絕緣層設置在氧化物半導體層上的閘極電極層，其中，閘極電極層隔著閘極絕緣層與第一導電層重疊並隔著閘極絕緣層不與第二導電層重疊。
    在本發明的一個方式中較佳為採用一種半導體裝置，其中在部分地具有埋入導電層的絕緣層在氧化物半導體層的開口部中設置有與第一導電層接觸的埋入導電層。
    在本發明的一個方式中較佳為採用一種半導體裝置，其中在部分地具有埋入導電層的絕緣層在埋入導電層上具有埋入氧化物半導體層。
    在本發明的一個方式中較佳為採用一種半導體裝置，其中部分地具有埋入導電層及埋入氧化物半導體層的絕緣層在氧化物半導體層的開口部中設置有與第一導電層接觸的埋入氧化物半導體層。
    在本發明的一個方式中較佳為採用一種半導體裝置，其中第一導電層的厚度為5nm以上且20nm以下。
    在本發明的一個方式中較佳為採用一種半導體裝置，其中閘極絕緣層的厚度為10nm以上且20nm以下。
    在本發明的一個方式中較佳為採用一種半導體裝置，其中氧化物半導體層的厚度為5nm以上且20nm以下。
    在本發明的一個方式中較佳為採用一種半導體裝置，其中在具有絕緣表面的基板上設置有緩衝層。
    在本發明的一個方式中較佳為採用一種半導體裝置，其中緩衝層是包括選自鋁、鎵、鋯、鉿或稀土元素中的一種以上的元素的氧化物的層。
    在本發明的一個方式中較佳為採用一種半導體裝置，其中氧化物半導體層包括c軸配向的結晶。
    為了實現更高性能的半導體裝置，本發明的一個方式可以提供一種如下情況下的可靠性高的結構，即當提高電晶體的導通特性(例如，導通電流及場效應遷移率)來實現半導體裝置的高速回應及高速驅動。
    下面，參照圖式對本發明的實施方式進行說明。但是，本發明的結構可以以多個不同形式來實施，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在本實施方式所記載的內容中。
    另外，有時為了明確起見，誇大表示各實施方式的圖式等所示的各結構的尺寸、層的厚度或區域。因此，不一定侷限於其尺度。
    另外，在本說明書中使用的第一、第二、第三至第N(N為自然數)的序數詞是為了避免結構要素的混淆而附記的，而不是用於在數目方面上進行限制。 [實施方式1]
    在本實施方式中，參照圖1至圖4說明所公開的發明的一個方式所關於的半導體裝置及半導體裝置的製造方法。
    圖1是半導體裝置的結構的一個例子的電晶體420的剖面圖。另外，電晶體420示出形成一個通道形成區域的單柵結構，但是也可以採用形成兩個通道形成區域的雙柵結構或形成三個通道形成區域的三柵結構。
    電晶體420在具有絕緣表面的基板400上包括緩衝層436、氧化物半導體層403、第一導電層405a、405b、第二導電層465a、465b、絕緣層407、閘極絕緣層402、閘極電極層401以及層間絕緣層408(參照圖1)。
    在本實施方式所公開的圖1的結構中，在與氧化物半導體層403重疊的區域中將用作電晶體420的源極電極及汲極電極的第一導電層405a、405b隔著閘極絕緣層402重疊於閘極電極層401。此外，在本實施方式所公開的圖1的結構中，在與氧化物半導體層403重疊的區域中不將用作電晶體420的源極電極及汲極電極的第二導電層465a、465b隔著閘極絕緣層402重疊於閘極電極層401。
    在本實施方式所公開的圖1的結構中可以重疊設置用作電晶體420的源極電極及汲極電極的第一導電層405a、405b的端部和用作閘極電極的閘極電極層401的端部。因此，可以提高電晶體的導通特性(例如，導通電流及場效應遷移率)來實現半導體裝置的高速回應及高速驅動。
    此外，在本實施方式所公開的圖1的結構中可以使用作電晶體的源極電極及汲極電極的第一導電層405a、405b薄膜化。特別是，藉由使第一導電層405a、405b薄膜化，可以減小氧化物半導體層403的通道形成區域附近的在形成閘極絕緣層402時產生的表面臺階。因此，可以改進覆蓋率而形成閘極絕緣層402。藉由減少覆蓋率故障，抑制電極之間的短路並實現可靠性的提高。再者，在本實施方式所公開的圖1的結構中可以不重疊設置用作電晶體的源極電極及汲極電極的第二導電層465a、465b的端部和用作閘極電極的閘極電極層401的端部。因此，即使將第二導電層465a、465b形成得比第一導電層405a、405b厚，也不產生電極之間的短路。由此，藉由使第二導電層465a、465b厚膜化，能夠不引起電極之間的短路地增大流過在源極電極及汲極電極中的電流。
    此外，在本實施方式所示的圖1的結構中，藉由使第一導電層405a、405b薄膜化，藉由蝕刻等製程可以縮短當加工第一導電層405a、405b時需要的時間。因此，可以減少當藉由蝕刻等製程加工第一導電層405a、405b時產生的對氧化物半導體層403的損傷。因此，可以實現可靠性的提高。
    此外，本實施方式所示的圖1的結構可以採用使閘極絕緣層402薄膜化的共面結構，並且在提高了平坦性的緩衝層436上可以形成薄膜化了的氧化物半導體層403。藉由使閘極絕緣層402及氧化物半導體層403薄膜化，可以實現導通特性的提高並使電晶體工作作為耗盡型。藉由使電晶體工作作為耗盡型，可以實現高集體化、高速驅動化、低耗電量化。
    此外，在本實施方式所公開的圖1的結構中重疊設置第二導電層465a、465b和絕緣層407，並且藉由蝕刻等的加工將側面加工為錐形狀。因此，即使使第二導電層465a、465b厚膜化，也可以改進覆蓋率。
    如上所述，在本實施方式所公開的圖1的結構中，不減少流過在電晶體的源極電極及汲極電極中的電流地重疊設置電晶體的源極電極及汲極電極和閘極電極，來可以提高導通特性。再者，在本實施方式所公開的圖1的結構中，藉由減少閘極絕緣層的覆蓋率故障可以使氧化物半導體層及閘極絕緣層薄膜化。在此情況下，使將氧化物半導體用作通道形成區域的電晶體微型化，所以是較佳的。
    接著，圖2A至2E示出圖1所示的電晶體420的製造方法的一個例子。
    首先，在具有絕緣表面的基板400上形成緩衝層436。緩衝層436是用來抑制在與形成在緩衝層436上的氧化物半導體層403和具有絕緣表面的基板400之間產生的反應的層。
    對可以用於具有絕緣表面的基板400的基板沒有大限制，但是該基板需要至少具有能夠承受後面進行的熱處理的程度的耐熱性。例如，可以使用鋇硼矽酸鹽玻璃或鋁硼矽酸鹽玻璃等玻璃基板、陶瓷基板、石英基板、藍寶石基板等。另外，也可以應用矽或碳化矽等單晶半導體基板、多晶半導體基板、矽鍺等化合物半導體基板、SOI基板等，並且也可以將在這些基板上設置有半導體元件的基板用作基板400。
    因為緩衝層436是與氧化物半導體層403接觸的層，所以使用由與氧化物半導體層403同一種成分構成的氧化物較佳。明確地說，較佳的是，採用包含選自鋁(Al)、鎵(Ga)、鋯(Zr)、鉿(Hf)等氧化物半導體層403的構成元素或與鋁、鎵等同一族元素的稀土元素中的一個以上的元素的氧化物的層。另外，更佳使用這些元素中的III族元素的鋁、鎵或稀土元素的氧化物。另外，作為稀土元素，使用鈧(Sc)、釔(Y)、鈰(Ce)、釤(Sm)或釓(Gd)較佳。這些材料與氧化物半導體層403的匹配性良好，由此藉由將其用於緩衝層436，可以得到與氧化物半導體層403的介面的良好狀態。另外，可以提高氧化物半導體層403的結晶性。
    另外，因為將氧化物半導體層403用作電晶體420的活化層，所以緩衝層436的能隙需要大於氧化物半導體層403，並且緩衝層436較佳為具有絕緣性。
    緩衝層436也可以是單層或疊層。
    對於緩衝層436的製造方法沒有特別的限制，而可以使用電漿CVD法或濺射法等形成。
    也可以對緩衝層436的表面進行平坦化處理。對於平坦化處理沒有特別的限制，可以使用拋光處理(例如，化學機械拋光(Chemical Mechanical Polishing：CMP)法)、乾蝕刻處理、電漿處理等。
    接下來，在緩衝層436上形成氧化物半導體層403。
    在形成氧化物半導體層403時，較佳為盡可能地降低氧化物半導體層403所包含的氫濃度。為了降低氫濃度，例如，在使用濺射法進行成膜時，作為供應到濺射裝置的處理室內的氛圍氣體適當地使用：如氫、水、羥基或者氫化物等雜質被去除的高純度的稀有氣體(典型的為氬)；氧；稀有氣體和氧的混合氣體。
    此外，較佳為以不暴露於大氣的方式連續地形成氧化物半導體層403、緩衝層436。藉由以不暴露於大氣的方式連續地形成氧化物半導體層403、緩衝層436，可以防止氫或水分等的雜質附著到氧化物半導體層403和緩衝層436的介面。
    另外，藉由在將基板400保持為高溫的狀態下形成氧化物半導體層403，對降低可能包含在氧化物半導體層403中的雜質的濃度有效。作為加熱基板400的溫度可以設定為150℃以上且450℃以下，較佳為設定為200℃以上且350℃以下。此外，藉由當形成氧化物半導體層403時以高溫加熱基板400，可以形成具有結晶性的氧化物半導體層。
    作為用於氧化物半導體層403的氧化物半導體，較佳為至少包含銦(In)或鋅(Zn)。尤其是較佳為包含In和Zn。此外，作為用來降低使用該氧化物半導體的電晶體的電特性的不均勻的穩定劑，除了上述元素以外較佳為還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。另外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。另外，作為穩定劑較佳為具有鋯(Zr)。
    此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
    例如，作為氧化物半導體可以使用氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
    此外，在此，例如，In-Ga-Zn類氧化物是指具有In、Ga、Zn的氧化物，對In、Ga、Zn的比率沒有限制。此外，也可以包含In、Ga、Zn以外的金屬元素。
    此外，較佳為以在形成時包含多量的氧的條件(例如，在氧為100%的氛圍下利用濺射法形成等)形成氧化物半導體層403並使氧化物半導體層403包含多量的氧(較佳為包含相對於在氧化物半導體為結晶狀態的化學計量成分比氧的含量過剩的區域)。
    此外，作為在形成氧化物半導體層403時使用的濺射氣體，使用去除了氫、水、羥基或氫化物等雜質的高純度氣體較佳。
    另外，藉由減少成為電子給體(施體)的水分或氫等雜質且減少氧缺陷來實現進一步高度純化了的氧化物半導體(purified Oxide Semiconductor)是i型(本質半導體)或無限趨近於i型。因此，使用上述氧化物半導體的電晶體具有截止電流顯著低的特性。另外，氧化物半導體的能隙是2eV以上，較佳是2.5eV以上，更佳是3eV以上。藉由使用充分減少水分或氫等的雜質濃度且因減少氧缺陷而高度純化的氧化物半導體層，可以降低電晶體的截止電流。
    此外，在沒有特別的說明的情況下，在n通道型電晶體中，本說明書所述的截止電流是指在使汲極端子的電位高於源極端子及閘極的電位的狀態下，當以源極端子的電位為標準時的閘極的電位為0以下時，流過源極端子和汲極端子之間的電流。
    注意，氧化物半導體可以處於單晶、多晶(polycrystal)或非晶等狀態。特別是，用作氧化物半導體層403的氧化物半導體較佳是包括結晶區域及非晶區域的混合層並具有結晶性。
    具有結晶性的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到更高的遷移率。為了提高表面的平坦性，明確而言，在平均面粗糙度(Ra)較佳為1nm以下，更佳為0.3nm以下，進一步佳為0.1nm以下的表面上形成氧化物半導體。
    注意，Ra是將JIS B0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維以使其能夠應用於曲面，可以以“將從基準面到指定面的偏差的絕對值平均而得的值”表示，以如下算式定義。
    這裏，指定面是指成為測量粗糙度對象的面，並且是以座標(x1，y1，f(x1，y1))(x1，y2，f(x1，y2))(x2，y1，f(x2，y1))(x2，y2，f(x2，y2))的四點表示的四角形的區域，指定面投影在xy平面的長方形的面積為S0，基準面的高度(指定面的平均高度)為Z0。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)對Ra進行評價。
    較佳的是，具有結晶性的氧化物半導體較佳為CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)。
    CAAC-OS既不是完全的單晶，又不是完全的非晶。CAAC-OS是在非晶相中具有幾nm至幾十nm的結晶部及非晶部的結晶-非晶混合相結構的氧化物半導體。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS中的非晶部與結晶部的邊界不明確。並且，在CAAC-OS中觀察不到晶界(也稱為晶粒邊界(grain boundary))。因為CAAC-OS沒有晶界，所以不容易產生起因於晶界的電子遷移率的降低。
    包括在CAAC-OS中的結晶部的c軸在垂直於CAAC-OS的被形成面或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，在不同結晶部之間a軸及b軸的方向可以互不相同。
    注意，在CAAC-OS中非晶部及結晶部所占的比例也可以不均勻。例如，當從CAAC-OS的表面一側進行結晶成長時，可能CAAC-OS的表面附近結晶部所占的比例增高且被形成面附近非晶部所占的比例增高。
    因為包括在CAAC-OS中的結晶部的c軸在垂直於CAAC-OS的被形成面或表面的法線向量的方向上一致，所以根據CAAC-OS的形狀(被形成面的剖面形狀或表面的剖面形狀)結晶部的c軸的方向有時彼此不同。另外，結晶部的c軸方向是垂直於形成CAAC-OS時的被形成面或表面的法線向量的方向。結晶部藉由在進行成膜或藉由進行成膜後的加熱處理等的結晶化處理來形成。
    由於藉由使用CAAC-OS減少可見光或紫外光的照射所導致的電晶體的電特性的變動，因此可以得到可靠性高的電晶體。
    作為上述氧化物半導體層403的一個例子，可以舉出使用包含In(銦)、Ga(鎵)及Zn(鋅)的靶材的濺射法形成的In-Ga-Zn類氧化物。氧化物半導體層403可以以1nm以上且30nm以下的厚度(較佳為以5nm以上且20nm以下的厚度)形成。
    注意，當進行CAAC-OS的成膜時，例如使用多晶的氧化物半導體濺射靶材並採用濺射法形成。當離子碰撞到該濺射靶材時，有時包含在濺射靶材中的結晶區域從a-b面劈開，即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子剝離。此時，藉由使該平板狀的濺射粒子保持結晶狀態地到達基板，可以形成CAAC-OS。
    在藉由濺射法形成In-Ga-Zn類氧化物的情況下，較佳為使用原子數比為In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4的In-Ga-Zn類氧化物的靶材。藉由使用具有上述原子數比的In-Ga-Zn類氧化物的靶材形成氧化物半導體層，容易形成多晶或CAAC-OS。另外，包含In、Ga及Zn的靶材的填充率為90%以上且100%以下，較佳為95%以上且低於100%。藉由採用填充率高的靶材，可以形成緻密的氧化物半導體層。
    並且，藉由將基板放置在保持為減壓狀態的處理室內，去除處理室內的殘留水分並導入被去除了氫及水分的濺射氣體，使用上述靶材形成氧化物半導體層。在形成時，也可以將基板溫度設定為100℃以上且600℃以下，較佳為200℃以上且400℃以下。藉由在加熱基板的同時形成氧化物半導體層，可以降低所形成的氧化物半導體層中含有的雜質濃度。另外，可以減輕由於濺射帶來的損傷。為了去除殘留在處理室中的水分，較佳為使用吸附型真空泵。例如，較佳為使用低溫泵、離子泵、鈦昇華泵。另外，作為排氣單元，也可以使用配備有冷阱的渦輪泵。在使用低溫泵對形成室進行排氣時，例如排出氫原子、水(H2O)等的包含氫原子的化合物(更佳的是，還包括碳原子的化合物)等，由此可以降低該處理室中形成的氧化物半導體層所包含的雜質的濃度。
    另外，有時在藉由濺射法等形成的氧化物半導體層中包含多量的作為雜質的水分或氫(包括羥基)。因此，為了減少氧化物半導體層中的水分或氫等雜質(脫水化或脫氫化)，較佳為在減壓氛圍下、氮或稀有氣體等惰性氣體氛圍下、氧氛圍下或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點計進行測定時的水分量是20ppm(露點換算為-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)氛圍下對氧化物半導體層進行加熱處理。
    藉由對氧化物半導體層進行加熱處理，可以使氧化物半導體層中的水分或氫脫離。明確而言，可以在250℃以上且750℃以下，較佳為在400℃以上且低於基板的應變點的溫度下進行加熱處理。例如，以500℃進行3分鐘以上且6分鐘以下左右的加熱處理即可。藉由使用RTA法作為加熱處理，可以在短時間內進行脫水化或脫氫化，由此也可以以超過玻璃基板的應變點的溫度進行處理。
    注意，只要在形成氧化物半導體層403之後且在形成在後面形成的層間絕緣層408之前，就可以在電晶體420的製程中的任何時序進行用來使氧化物半導體層中的水分或氫脫離的熱處理。此外，用於脫水化或脫氫化的熱處理既可以進行多次，又可以兼作其他加熱處理。
    此外，有時由於上述加熱處理，從氧化物半導體層氧脫離而在氧化物半導體層內形成氧缺陷。由此，在後面的製程中，作為接觸於氧化物半導體層的閘極絕緣層較佳為使用包含氧的閘極絕緣層。並且，藉由在形成包含氧的閘極絕緣層之後進行加熱處理，從上述閘極絕緣層將氧供應到氧化物半導體層。藉由採用上述結構，可以降低成為施體的氧缺陷，而滿足包括在氧化物半導體層中的氧化物半導體的化學計量成分比。其結果是，可以使氧化物半導體層趨近於i型，減輕因氧缺陷而導致的電晶體的電特性偏差，從而實現電特性的提高。
    在氮、超乾燥空氣或稀有氣體(氬、氦等)的氛圍下較佳為以200℃以上且400℃以下，例如以250℃以上且350℃以下進行用來將氧供應到氧化物半導體層的加熱處理。上述氣體的含水量較佳為20ppm以下，更佳為1ppm以下，進一步佳為10ppb以下。
    另外，也可以對進行了脫水化處理或脫氫化處理的氧化物半導體層引入氧(至少包含氧自由基、氧原子、氧離子中的任何一個)，來將氧供應到層中。
    藉由對進行了脫水化處理或脫氫化處理的氧化物半導體層403引入氧來將氧供應到層中，來可以使氧化物半導體層403高度純化並i型化。具有高度純化並i型化的氧化物半導體層403的電晶體的電特性變動被抑制，所以該電晶體在電性上穩定。
    作為氧的導入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子植入法、電漿處理等。
    氧化物半導體層403可以藉由光微影製程將層狀的氧化物半導體層加工為島狀的氧化物半導體層403來形成。
    注意，氧化物半導體層403的蝕刻可以是乾蝕刻、濕蝕刻或者乾蝕刻和濕蝕刻的兩者。例如，作為用於氧化物半導體層403的濕蝕刻的蝕刻劑，可以使用混合有磷酸、醋酸及硝酸的溶液等。另外，也可以使用ITO07N(日本關東化學公司製造)。
    另外，在圖2A中，島上的氧化物半導體層403的端部具有20°至50°的錐形。雖然當端部垂直時容易使氧脫離而產生氧缺陷，但是藉由在端部具有錐形，可以抑制氧缺陷。藉由抑制該氧缺陷，可以減少電晶體420的洩漏電流(寄生通道)的產生。
    接著，在氧化物半導體層403上及緩衝層436上形成成為源極電極層及汲極電極層(包括由與它們相同的層形成的佈線)的第一導電層405。
    作為該第一導電層405，使用能夠承受後面的加熱處理的材料。作為用作源極電極層及汲極電極層的第一導電層405，例如可以使用含有選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。
    此外，在將Al、Cu等的金屬膜用作第一導電層405時較佳為在該金屬膜的下側或上側的一者或兩者層疊Ti、Mo、W等的高熔點金屬膜或層疊它們的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)的結構。
    此外，用作源極電極層及汲極電極層的第一導電層405也可以由導電金屬氧化物而形成。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫(In2O3-SnO2，縮寫為ITO)、氧化銦氧化鋅(In2O3-ZnO)或使它們的金屬氧化物材料包含氧化矽的材料。
    較佳為將上述第一導電層405形成得比在後面形成的第二導電層465薄。明確而言，較佳為以在後面形成的閘極絕緣層402不產生覆蓋率故障的程度形成得薄，以1nm以上且30nm以下(較佳為以10nm以上且20nm以下)的厚度形成，即可。
    接著，在第一導電層405上形成成為源極電極層及汲極電極層(包括由與它們相同的層形成的佈線)的第二導電層465。
    作為該第二導電層465，使用能夠承受後面的加熱處理的材料。作為用作源極電極層及汲極電極層的第二導電層465，例如可以使用含有選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。
    此外，還可以在Al、Cu等的金屬膜的下側或上側的一者或兩者層疊Ti、Mo、W等的高熔點金屬膜或層疊它們的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)的結構。
    此外，用作源極電極層及汲極電極層的第二導電層465也可以由導電金屬氧化物而形成。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫(In2O3-SnO2，縮寫為ITO)、氧化銦氧化鋅(In2O3-ZnO)或使它們的金屬氧化物材料包含氧化矽的材料。
    另外，當作為第二導電層465使用Al、Cu等的金屬膜的單層時，特別是，作為第一導電層405較佳為使用Ti、Mo、W等的高熔點金屬膜或其金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)。藉由採用該結構，作為第二導電層465使用Al、Cu來可以減少佈線電阻並可以減少如下故障，即因氧化物半導體層和Al、Cu的直接接觸而導致Al、Cu的氧化，因此電阻增加等。此外，在後面的製程(圖2B中的製程)中進行蝕刻時，作為第二導電層465較佳為選擇其選擇比高於第一導電層405的材料。
    較佳為將上述第二導電層465形成得比第一導電層465厚。明確而言，第二導電層465可以在用作源極電極及汲極電極時以佈線電阻不增大的程度形成，而對於厚度沒有特別的限制。
    接著，在第二導電層465上形成絕緣層407。另外，雖然絕緣層407不是必需的構成要素，但是它作為在後面的製程中用來加工第一導電層405及第二導電層465的掩模或用來保護源極電極或汲極電極的頂面的保護層有效。
    絕緣層407可以利用CVD法或濺射法等形成。此外，絕緣層407較佳為以包含氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭等的方式形成。另外，閘極絕緣層407可以為單層結構或者疊層結構。此外，絕緣層407的厚度沒有特別的限制。
    以上是圖2A為止的製程的說明。
    接著，藉由光微影製程在絕緣層407上形成光阻掩罩，對第二導電層465及絕緣層407進行部分地進行蝕刻形成第二導電層465a、465b，然後去除光阻掩罩。藉由該蝕刻處理，第二導電層465和絕緣層407在氧化物半導體層403上分離。分離了的第二導電層465a、465b用作電晶體420的源極電極層、汲極電極層。
    以上是圖2B為止的製程的說明。
    接著，藉由光微影製程在第一導電層405上形成光阻掩罩，形成第一導電層405a、405b，然後去除光阻掩罩。藉由該蝕刻處理，第一導電層405在氧化物半導體層403上分離。分離了的第一導電層405a、405b用作電晶體420的源極電極層、汲極電極層。
    另外，藉由將第一導電層405形成得比第二導電層465薄，可以使形成在氧化物半導體層403上的第一導電層405的厚度均勻。此外，藉由將第一導電層405形成得薄，可以縮短藉由上述蝕刻製程加工第一導電層405時需要的期間。因此，可以減少在加工第一導電層405時氧化物半導體層403受到的損傷。由此可以謀求可靠性的提高。
    以上是圖2C為止的製程的說明。
    接著，形成覆蓋氧化物半導體層403、第一導電層405a、405b、第二導電層465a、465b以及絕緣層407的閘極絕緣層402。
    將閘極絕緣層402的厚度設定為1nm以上且20nm以下，較佳為設定為10nm以上且20nm以下，並可以適當地利用濺射法、MBE法、CVD法、脈衝雷射沉積法、ALD法等形成。此外，閘極絕緣層402也可以使用在以大致垂直於濺射靶材表面的方式設置有多個基板表面的狀態下進行成膜的濺射裝置形成。
    作為閘極絕緣層402的材料，可以使用氧化矽膜、氧化鎵膜、氧化鋁膜、氮化矽膜、氧氮化矽膜、氧氮化鋁膜、氮氧化矽膜形成。
    閘極絕緣層402較佳為在接觸於氧化物半導體層403的部分含有氧。尤其是，閘極絕緣層402較佳為在其層中(塊中)至少有超過化學計量成分比的量的氧。例如，當將氧化矽用於閘極絕緣層402時，使用SiO2+α(注意，α>0)。
    在本實施方式中，將SiO2+α(注意，α>0)的氧化矽用於閘極絕緣層402。藉由將這種氧化矽用於閘極絕緣層402，可以對氧化物半導體層403供應氧，從而可以提高特性。
    此外，藉由作為閘極絕緣層402的材料使用氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0,y>0))、添加有氮的矽酸鉿(HfSiOxNy(x>0、y>0))、鋁酸鉿(HfAlxOy(x>0、y>0))以及氧化鑭等high-k材料，可以降低閘極漏電流。再者，閘極絕緣層402可以採用單層結構或疊層結構。
    而且，藉由電漿CVD法或濺射法等將閘極電極層401形成在閘極絕緣層402上。
    可以使用諸如鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等的金屬材料或以這些材料為主要成分的合金材料來形成閘極電極層401。此外，作為閘極電極層401，可以使用以摻雜有磷等雜質元素的多晶矽膜為代表的半導體膜、鎳矽化物等矽化物膜。閘極電極層401可以採用單層結構或疊層結構。
    另外，閘極電極層401的材料也可以應用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物以及添加有氧化矽的銦錫氧化物等導電材料。此外，也可以採用上述導電材料與上述金屬材料的疊層結構。
    此外，作為與閘極絕緣層402接觸的閘極電極層401中的一層，可以使用包含氮的金屬氧化物，明確地說，包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜以及金屬氮化膜(InN、SnN等)。當這些膜具有5eV(電子伏特)，較佳為具有5.5 eV(電子伏特)以上的功函數且將它們用作閘極電極層時，可以使電晶體的電特性的臨界電壓成為正值，而可以實現所謂的常關閉型(normally off)的切換元件。
    以上是圖2D為止的製程的說明。
    接著，在閘極絕緣層402及閘極電極層401上形成層間絕緣層408(參照圖2E)。
    層間絕緣層408可以使用電漿CVD法、濺射法或蒸鍍法等來形成。作為層間絕緣層408，典型地可以使用氧化矽、氧氮化矽、氧氮化鋁或氧化鎵等的無機絕緣層等。
    此外，作為層間絕緣層408，也可以使用氧化鋁、氧化鉿、氧化鎂、氧化鋯、氧化鑭、氧化鋇或金屬氮化物(例如，氮化鋁膜)。
    層間絕緣層408可以為單層或疊層，例如可以使用氧化矽膜和氧化鋁膜的疊層。
    作為層間絕緣層408，較佳為適當地採用濺射法等的不使水、氫等的雜質混入到層間絕緣層408中的方法來形成。另外，當層間絕緣層408是包含過剩的氧的膜時，其成為藉由與氧化物半導體層403接觸的閘極絕緣層402向氧化物半導體層403供應氧的供應源，所以是較佳的。
    在本實施方式中，作為層間絕緣層408利用濺射法形成厚度為100nm的氧化矽膜。可以在稀有氣體(典型的是氬)氛圍下、氧氛圍下或稀有氣體和氧的混合氛圍下，藉由濺射法來形成氧化矽膜。
    與形成氧化物半導體層時同樣，為了去除殘留在層間絕緣層408的沉積室內的水分，較佳為使用吸附型的真空泵(低溫泵等)。可以降低在使用低溫泵排氣的沉積室中形成的層間絕緣層408所包含的雜質的濃度。此外，作為用來去除殘留在層間絕緣層408的沉積室內的水分的排氣裝置，也可以採用配備有冷阱的渦輪分子泵。
    作為當形成層間絕緣層408時使用的濺射氣體，較佳為使用去除了氫、水、羥基或氫化物等雜質的高純度氣體。
    可以用作設置在氧化物半導體層403上的層間絕緣層408的氧化鋁膜具有高遮斷效果(阻擋效果)，即，不使氫、水分等雜質和氧這兩者透過膜的效果。
    因此，氧化鋁膜用作保護膜，該保護膜防止在製程中及製程後成為導致的變動的主要原因的氫、水分等雜質混入到氧化物半導體層403中並防止從氧化物半導體層403釋放作為構成氧化物半導體的主要成分材料的氧。
    此外，為了降低起因於電晶體的表面凹凸，也可以形成平坦化絕緣膜。作為平坦化絕緣膜，可以使用聚醯亞胺、丙烯酸樹脂、苯並環丁烯類樹脂等的有機材料。此外，除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)等。另外，也可以層疊多個由上述材料形成的絕緣膜來形成平坦化絕緣膜。
    注意，在本實施方式所公開的電晶體的結構中，成為源極電極及汲極電極的第一導電層405a和第一導電層405b之間的距離Lc是電晶體420的通道長度。當在本實施方式所公開的結構中以Lg表示閘極電極層401的通道長度方向的長度，以Lc表示閘極電極層401的通道長度時，如圖3A所示，Lg和Lc的長度相同或者如圖3B所示，Lg比Lc長。也就是說，在本實施方式所公開的電晶體中可以重疊設置用作電晶體的源極電極及汲極電極的第一導電層405a、405b的端部和用作閘極電極的閘極電極層401的端部。因此，提高電晶體的導通特性(例如，導通電流及場效應遷移率)來可以實現半導體裝置的高速回應、高速驅動。
    藉由上述製程製造本實施方式的電晶體420(參照圖2E)。可以實現使用至少包含銦、鋅及氧的氧化物半導體層403，重疊設置電晶體的源極電極及汲極電極和閘極電極且改進覆蓋率的電晶體。而且，可以提供當提高電晶體的導通特性來實現半導體裝置的高速回應、高速驅動時可靠性高的結構。
    在此，參照圖4說明圖1所示的電晶體420的變形例子。在圖4的說明中，省略具有與圖1相同的部分或相同的功能的部分的反復說明。此外，省略相同的部分的詳細說明。
    圖4所示的電晶體的結構與第一導電層和第二導電層直接層疊的圖1的電晶體的結構不同，即在第一導電層和第二導電層之間設置絕緣層的結構。
    圖4是與圖1的電晶體420的結構不同的一個例子的電晶體430的剖面圖。
    電晶體430在具有絕緣表面的基板400上包括緩衝層436、氧化物半導體層403、第一導電層405a、405b、第二導電層465a、465b、絕緣層417、閘極絕緣層402、閘極電極層401以及層間絕緣層408(參照圖4)。
    圖4的結構與圖1的結構同樣在與氧化物半導體層403重疊的區域中隔著閘極絕緣層402將用作電晶體430的源極電極及汲極電極的第一導電層405a、405b重疊於閘極電極層401。此外，圖4的結構與圖1的結構同樣在與氧化物半導體層403重疊的區域中將用作電晶體430的源極電極及汲極電極的第二導電層465a、465b隔著閘極絕緣層402不重疊於閘極電極層401。
    因此，圖4的結構不減少流過在電晶體的源極電極及汲極電極中的電流地重疊設置電晶體的源極電極及汲極電極和閘極電極，來可以提高導通特性。再者，在圖4的結構中，藉由減少閘極絕緣層的覆蓋率故障可以使氧化物半導體層及閘極絕緣層薄膜化。
    此外，特別是，在圖4的結構中，在第一導電層405a、405b和第二導電層465a、465b之間設置絕緣層417且藉由開口418直接接觸第一導電層405a、405b和第二導電層465a、465b。藉由採用該結構，即使當製造電晶體430時第一導電層和第二導電層的蝕刻率小，也可以將第一導電層和第二導電層加工為規定的形狀。因此，第一導電層和第二導電層也可以採用相同的材料。
    如上所述，在本實施方式所公開的結構中不減少流過在電晶體的源極電極及汲極電極中的電流地重疊設置電晶體的源極電極及汲極電極和閘極電極，來可以提高導通特性。再者，在本實施方式所公開的結構中，藉由減少閘極絕緣層的覆蓋率故障可以使氧化物半導體層及閘極絕緣層薄膜化。在此情況下，使將氧化物半導體用作通道形成區域的電晶體微型化，所以是較佳的。
    本實施方式可以與其他實施方式適當的組合而實施。 [實施方式2]
    在本實施方式中，參照圖5A至圖6B說明半導體裝置的另一個方式。與上述實施方式相同的部分或者具有與上述實施方式類似的功能的部分可以用上述實施方式類似的方法形成。與上述實施方式相同或類似的製程可以用上述實施方式類似的方法進行。因此，省略其反復說明。此外，省略相同部分的詳細說明。
    圖5A是與實施方式1所示的半導體裝置的結構不同的一個例子的電晶體440的剖面圖。
    電晶體440在具有絕緣表面的基板400上包括設置有埋入導電層481a、481b的絕緣層491、氧化物半導體層403、第一導電層405a、405b、第二導電層465a、465b、閘極絕緣層402、閘極電極層401以及層間絕緣層408(參照圖5A)。
    圖5A的結構與圖1的結構同樣在與氧化物半導體層403重疊的區域中將用作電晶體440的源極電極及汲極電極的第一導電層405a、405b隔著閘極絕緣層402重疊於閘極電極層401。此外，圖5A的結構與圖1的結構同樣在與氧化物半導體層403重疊的區域中將用作電晶體440的源極電極及汲極電極的第二導電層465a、465b隔著閘極絕緣層402不重疊於閘極電極層401。
    因此，圖5A的結構不減少流過在電晶體的源極電極及汲極電極中的電流地重疊設置電晶體的源極電極及汲極電極和閘極電極，來可以提高導通特性。再者，在圖5A的結構中，藉由減少閘極絕緣層的覆蓋率故障可以使氧化物半導體層及閘極絕緣層薄膜化。
    此外，特別是在本實施方式所公開的圖5A的結構中，在電晶體440的下部設置有具有埋入導電層481a、481b的絕緣層491，隔著氧化物半導體層403與第一導電層405a、405b以及第二導電層465a、465b重疊地設置有埋入導電層481a、481b。藉由採用在電晶體440的下部設置埋入導電層481a、481b的結構，可以不在閘極絕緣層402及層間絕緣層408設置開口部地與設置在電晶體之間及外部的控制電路連接。由於可以使埋入導電層481a、481b和電晶體440的接觸面積為大，因此可以減少接觸電阻。
    注意，埋入導電層481a、481b可以藉由如下步驟形成：在形成絕緣層491之後設置開口部，埋入該開口部地設置埋入導電層，然後對表面進行採用CMP法的拋光。
    作為埋入導電層481a、481b例如可以使用包含選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。
    另外，當作為埋入導電層481a、481b使用Al、Cu等的金屬膜時，較佳為在該金屬膜的下側和上側中的一者或兩者層疊Ti、Mo、W等的高熔點金屬膜或它們的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)。
    此外，埋入導電層481a、481b也可以由導電金屬氧化物形成。作為導電金屬氧化物可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫(In2O3-SnO2，縮寫為ITO)、氧化銦氧化鋅(In2O3-ZnO)或使這些金屬氧化物材料包含氧化矽的材料。
    可以採用CVD法、濺射法等形成絕緣層491。此外，絕緣層491較佳為包含氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭等而形成。另外，絕緣層491可以採用單層結構或疊層結構。
    此外，圖5B是具有與圖5A不同的結構的電晶體450的剖面圖。
    電晶體450在具有絕緣表面的基板400上包括：設置有埋入導電層481a、481b及埋入氧化物半導體層482a、482b的絕緣層491、氧化物半導體層403、第一導電層405a、405b、第二導電層465a、465b、閘極絕緣層402、閘極電極層401以及層間絕緣層408(參照圖5B)。
    圖5B的結構與圖1的結構同樣在與氧化物半導體層403重疊的區域中將用作電晶體450的源極電極及汲極電極的第一導電層405a、405b隔著閘極絕緣層402與閘極電極層401重疊。此外，圖5B的結構與圖1的結構同樣在與氧化物半導體層403重疊的區域中將用作電晶體450的源極電極及汲極電極的第二導電層465a、465b隔著閘極絕緣層402不與閘極電極層401重疊。
    因此，圖5B的結構不減少流過在電晶體的源極電極及汲極電極中的電流地重疊設置電晶體的源極電極及汲極電極和閘極電極，來可以提高導通特性。再者，在圖5B的結構中，藉由減少閘極絕緣層的覆蓋率故障可以使氧化物半導體層及閘極絕緣層薄膜化。
    此外，特別是在本實施方式所公開的圖5B的結構中，在電晶體450的下部設置有具有埋入導電層481a、481b及埋入氧化物半導體層482a、482b的絕緣層491，隔著氧化物半導體層403與第一導電層405a、405b以及第二導電層465a、465b重疊地設置有埋入導電層481a、481b及埋入氧化物半導體層482a、482b。藉由採用在電晶體450的下部設置埋入導電層481a、481b的結構，可以不在閘極絕緣層402及層間絕緣層408設置開口部地與設置在電晶體之間及外部的控制電路連接。此外，藉由在埋入導電層481a、481b和電晶體450之間設置氧化物半導體層482a、482b，可以實現埋入導電層481a、481b和電晶體450之間的良好的連接。可以使埋入導電層481a、481b和電晶體450的接觸面積為大且埋入氧化物半導體層482a、482b可以實現與電晶體450之間的良好的連接，因此可以減少接觸電阻。
    作為埋入氧化物半導體層482a、482b，較佳為至少包含銦(In)或鋅(Zn)。尤其是較佳為包含In及Zn。此外，作為用來降低使用該氧化物半導體而成的電晶體的電特性的不均勻的穩定劑，除了上述元素以外較佳為還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。另外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。另外，作為穩定劑較佳為具有鋯(Zr)。
    此外，作為埋入氧化物半導體層482a、482b，也可以使用對氧化物半導體層賦予導電性的金屬氧化物形成。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫(In2O3-SnO2，縮寫為ITO)、氧化銦氧化鋅(In2O3-ZnO)或使這些金屬氧化物材料包含氧化矽的材料。
    此外，圖6A是與圖5A所示的半導體裝置的結構不同的一個例子的電晶體460的剖面圖。
    電晶體460在具有絕緣表面的基板400上包括設置有埋入導電層481a、481b的絕緣層491、氧化物半導體層403、第一導電層405a、405b、第二導電層465a、465b、閘極絕緣層402、閘極電極層401以及層間絕緣層408(參照圖6A)。
    圖6A的結構與圖1的結構同樣在與氧化物半導體層403重疊的區域中將用作電晶體460的源極電極及汲極電極的第一導電層405a、405b隔著閘極絕緣層402重疊於閘極電極層401。此外，圖6A的結構與圖1的結構同樣在與氧化物半導體層403重疊的區域中將用作電晶體460的源極電極及汲極電極的第二導電層465a、465b隔著閘極絕緣層402不與閘極電極層401重疊。
    因此，圖6A的結構不減少流過在電晶體的源極電極及汲極電極中的電流地重疊設置電晶體的源極電極及汲極電極和閘極電極，來可以提高導通特性。再者，在圖6A的結構中，藉由減少閘極絕緣層的覆蓋率故障可以使氧化物半導體層及閘極絕緣層薄膜化。
    此外，特別是在本實施方式所公開的圖6A的結構中，與圖5A的結構同樣在電晶體460的下部設置有具有埋入導電層481a、481b的絕緣層491，隔著氧化物半導體層403與第一導電層405a、405b以及第二導電層465a、465b重疊地設置有埋入導電層481a、481b。藉由採用在電晶體460的下部設置埋入導電層481a、481b的結構，可以不在閘極絕緣層402及層間絕緣層408設置開口部地與設置在電晶體之間及外部的控制電路連接。由於可以使埋入導電層481a、481b和電晶體460的接觸面積為大，因此可以減少接觸電阻。
    此外，特別是在本實施方式所公開的圖6A的結構中，在氧化物半導體層403中設置開口部485來使第一導電層405a、405b和埋入導電層481a、481b直接連接。藉由採用該結構，可以增大流過在用作電晶體的源極電極及汲極電極的第一導電層、第二導電層以及埋入導電層的電流。
    此外，圖6B是具有與圖6A不同的結構的電晶體470的剖面圖。
    電晶體470在具有絕緣表面的基板400上包括設置有埋入導電層481a、481b及埋入氧化物半導體層482a、482b的絕緣層491、氧化物半導體層403、第一導電層405a、405b、第二導電層465a、465b、閘極絕緣層402、閘極電極層401以及層間絕緣層408(參照圖6B)。
    圖6B的結構與圖1的結構同樣在與氧化物半導體層403重疊的區域中將用作電晶體470的源極電極及汲極電極的第一導電層405a、405b隔著閘極絕緣層402重疊於閘極電極層401。此外，圖6B的結構與圖1的結構同樣在與氧化物半導體層403重疊的區域中將用作電晶體470的源極電極及汲極電極的第二導電層465a、465b隔著閘極絕緣層402不重疊於閘極電極層401。
    因此，圖6B的結構不減少流過在電晶體的源極電極及汲極電極中的電流地重疊設置電晶體的源極電極及汲極電極和閘極電極，來可以提高導通特性。再者，在圖6B的結構中，藉由減少閘極絕緣層的覆蓋率故障可以使氧化物半導體層及閘極絕緣層薄膜化。
    此外，特別是在本實施方式所公開的圖6B的結構中，在電晶體470的下部設置具有埋入導電層481a、481b及埋入氧化物半導體層482a、482b的絕緣層491，隔著氧化物半導體層403與第一導電層405a、405b以及第二導電層465a、465b重疊地設置埋入導電層481a、481b及埋入氧化物半導體層482a、482b。藉由採用在電晶體470的下部設置埋入導電層481a、481b的結構，可以不在閘極絕緣層402及層間絕緣層408設置開口部地與設置在電晶體之間或外部的控制電路連接。此外，藉由在埋入導電層481a、481b和電晶體470之間設置氧化物半導體層482a、482b，可以實現埋入導電層481a、481b和電晶體470之間的良好的連接。可以使埋入導電層481a、481b和電晶體470的接觸面積為大且埋入氧化物半導體層482a、482b可以實現與電晶體470之間的良好的連接，因此可以減少接觸電阻。
    此外，特別是在本實施方式所示的圖6B中，在氧化物半導體層403中設置開口部485來使第一導電層405a、405b和埋入氧化物半導體層482a、482b直接連接。藉由採用該結構，可以增大流過在用作電晶體的源極電極及汲極電極的第一導電層、第二導電層、埋入氧化物半導體層以及埋入導電層的電流。
    如上所述，在本實施方式的結構中與上述實施方式1同樣不減少流過在電晶體的源極電極及汲極電極中的電流地重疊設置電晶體的源極電極及汲極電極和閘極電極，來可以提高導通特性。再者，在本實施方式的結構中，藉由減少閘極絕緣層的覆蓋率故障可以使氧化物半導體層及閘極絕緣層薄膜化。在此情況下，使將氧化物半導體用作通道形成區域的電晶體微型化，所以是較佳的。此外，特別在本實施方式中可以設置埋入導電層來減少與電晶體之間的接觸電阻。
    本實施方式可以與其他實施方式適當地組合而實施。 [實施方式3]
    在本實施方式中，參照圖7A至7C對半導體裝置的另一個方式進行說明。與上述實施方式相同的部分或者具有與上述實施方式類似的功能的部分可以用上述實施方式類似的方法形成。與上述實施方式相同或類似的製程可以用上述實施方式類似的方法進行。因此，省略其反復說明。此外，省略相同的部分的詳細說明。
    在本實施方式中，圖7A是根據實施方式1所示的圖1的電晶體420的平面圖，並且圖7B示出沿著圖7A的X-Y的剖面圖，圖7C示出沿著圖7A的V-W的剖面圖。
    圖7A至7C所示的電晶體420與圖1同樣在具有絕緣表面的基板400上包括緩衝層436、氧化物半導體層403、第一導電層405a、405b、第二導電層465a、465b、絕緣層407、閘極絕緣層402、閘極電極層401以及層間絕緣層408。
    在本實施方式所示的圖7A至7C的結構中，與圖1的結構同樣在與氧化物半導體層403重疊的區域中將用作電晶體420的源極電極及汲極電極的第一導電層405a、405b隔著閘極絕緣層402重疊於閘極電極層401。此外，在本實施方式所示的圖7A至7C的結構中，在與氧化物半導體層403重疊的區域中將用作電晶體420的源極電極及汲極電極的第二導電層465a、465b隔著閘極絕緣層402不與閘極電極層401重疊。
    在本實施方式所公開的圖7A至7C的結構中可以重疊設置用作電晶體的源極電極及汲極電極的第一導電層405a、405b的端部和用作閘極電極的閘極電極層401的端部。因此，可以提高電晶體的導通特性(例如，導通電流及場效遷移率)來實現半導體裝置的高速回應及高速驅動。
    此外，在本實施方式所公開的圖7A至7C的結構中可以使電晶體的源極電極及汲極電極的第一導電層405a、405b薄膜化。特別是，藉由使第一導電層405a、405b薄膜化，可以減小在氧化物半導體層403的通道形成區域附近的形成閘極絕緣層402時的表面的臺階。因此，可以覆蓋率良好地形成閘極絕緣層402。藉由減少覆蓋率故障，抑制電極之間的短路並謀求可靠性的提高。
    另外，藉由使第一導電層405a、405b薄膜化，能夠使形成在氧化物半導體層403上的第一導電層405的厚度均勻。此外，藉由將第一導電層405形成得薄，藉由蝕刻等製程可以縮短加工第一導電層405a、405b時需要的期間。因此，可以減少當藉由蝕刻等製程加工第一導電層405a、405b時產生的對氧化物半導體層403的損傷。因此，可以謀求可靠性的提高。
    此外，本實施方式所示的圖7A至7C的結構可以使閘極絕緣層402薄膜化且使氧化物半導體層403薄膜化。藉由使閘極絕緣層402及氧化物半導體層403薄膜化，可以謀求導通特性的提高並使電晶體工作作為耗盡型。藉由使電晶體工作作為耗盡型，可以謀求高集體化、高速驅動化、低耗電量化。
    再者，在本實施方式所公開的圖7A至7C的結構中可以不重疊設置用作電晶體的源極電極及汲極電極的第二導電層465a、465b的端部和用作閘極電極的閘極電極層401的端部。因此，即使將第二導電層465a、465b形成得比第一導電層405a、405b厚，也不產生電極之間的短路。由此，藉由使第二導電層465a、465b厚膜化，不引起電極之間的短路地增大流過在源極電極及汲極電極中的電流。
    此外，在本實施方式所公開的圖7A至7C的結構中重疊設置第二導電層465a、465b和絕緣層407，並且藉由蝕刻等的加工將側面形成為錐形狀。因此，即使使第二導電層465a、465b厚膜化，也可以改進覆蓋率。
    如上所述，在本實施方式所公開的圖7A至7C的結構中，不減少流過在電晶體的源極電極及汲極電極中的電流地重疊設置電晶體的源極電極及汲極電極和閘極電極，來可以提高導通特性。再者，在本實施方式所公開的圖7A至7C的結構中，藉由減少閘極絕緣層的覆蓋率故障可以使氧化物半導體層及閘極絕緣層薄膜化。在此情況下，使將氧化物半導體用作通道形成區域的電晶體微型化，所以是較佳的。
    本實施方式可以與其他實施方式適當地組合而實施。 [實施方式4]
    在本實施方式中，參照圖式對半導體裝置的一個例子進行說明，該半導體裝置使用上述實施方式1至3所示的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。另外，在本實施方式的半導體裝置中，作為電晶體162使用實施方式1至3中記載的電晶體構成。
    電晶體162的截止電流小，所以藉由使用這種電晶體能夠長期保持儲存資料。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低耗電量。
    圖8A至8C是半導體裝置的結構的一個例子。圖8A示出半導體裝置的剖面圖，圖8B示出半導體裝置的平面圖，圖8C示出半導體裝置的電路圖。在此，圖8A相當於沿著圖8B中的C1-C2及D1-D2的剖面。
    圖8A及8B所示的半導體裝置在其下部具有使用第一半導體材料的電晶體160，並在其上部具有使用第二半導體材料的電晶體162。電晶體162可以採用與實施方式1至3所示的結構同樣的結構。
    這裏，第一半導體材料和第二半導體材料較佳為具有不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體利用其特性而可以長時間地保持電荷。
    另外，雖然對上述電晶體都為n通道型電晶體的情況進行說明，但是當然可以使用p通道型電晶體。此外，由於所公開的發明的技術本質在於：將氧化物半導體用於電晶體162以保持資訊，因此不需要將半導體裝置的具體結構如用於半導體裝置的材料或半導體裝置的結構等限定於在此所示的結構。
    圖8A中的電晶體160包括：設置在包含半導體材料(例如，矽等)的基板100中的通道形成區域116；夾著通道形成區域116地設置的雜質區域120；接觸於雜質區域120的金屬化合物區域124；設置在通道形成區域116上的閘極絕緣層108；以及設置在閘極絕緣層108上的閘極電極層110。
    在基板100上以圍繞電晶體160的方式設置有元件隔離絕緣層106，並且以覆蓋電晶體160的方式設置有絕緣層128及層間絕緣層130。另外，為了實現高集體化，如圖8A所示，較佳為採用電晶體160不具有側壁絕緣層的結構。另一方面，在重視電晶體160的特性的情況下，也可以在閘極電極層110的側面設置側壁絕緣層，並設置包括雜質濃度不同的區域的雜質區域120。
    圖8A所示的電晶體162是將氧化物半導體用於通道形成區域的電晶體。在此，包括在電晶體162中的氧化物半導體層144較佳為被高度純化。藉由使用高度純化了的氧化物半導體，可以得到截止特性極為優異的電晶體162。
    在電晶體162上設置有單層或疊層的絕緣層150。另外，在與用作電晶體162的電極層的第一導電層140a及第二導電層141a重疊的區域隔著絕緣層150設置有導電層148b，並由第一導電層140a、第二導電層141a、絕緣層142、絕緣層150以及導電層148b構成電容元件164。換言之，電晶體162的第一導電層140a以及第二導電層141a用作電容元件164的一方的電極，導電層148b用作電容元件164的另一方的電極。另外，當不需要電容元件時，也可以採用不設置電容元件164的結構。另外，電容元件164也可以另行設置在電晶體162的上方。
    在電晶體162及電容元件164上設置有絕緣層152。而且，在絕緣層152上設置有用來使電晶體162與其他電晶體連接的佈線156。雖然在圖8A中未圖示，但是佈線156藉由形成在設置於絕緣層150、絕緣層152以及閘極絕緣層146等中的開口中的電極與第二導電層141a及第二導電層141b電連接。
    在此，如實施方式1所示，以與用作電晶體162的閘極電極的導電層148a的一部分重疊的方式設置第一導電層140a及第一導電層140b。此外，如實施方式1所示，以不與用作電晶體162的閘極電極的導電層148a的一部分重疊的方式設置第二導電層141a及第二導電層141b。其結果是，可以不減少流過在電晶體的源極電極及汲極電極中的電流地重疊設置電晶體的源極電極及汲極電極和閘極電極來提高導通特性。此外，藉由減少閘極絕緣層的覆蓋故障，可以使氧化物半導體層及閘極絕緣層薄膜化並使電晶體微型化而形成。
    在圖8A及8B中，較佳的是，電晶體160與電晶體162至少部分重疊，且電晶體160的源極區域或汲極區域與氧化物半導體層144的一部分重疊。另外，以與電晶體160的至少一部分重疊的方式設置有電晶體162及電容元件164。例如，電容元件164的一方電極的第一導電層140a與電晶體160的閘極電極層110以至少其一部分彼此重疊的方式設置。藉由採用這種平面佈局，可以降低半導體裝置所占的面積，從而可以實現高集體化。
    接著，圖8C示出對應於圖8A及8B的電路結構的一個例子。
    在圖8C中，第一佈線(1st Line)與電晶體160的源極電極連接。第二佈線(2nd Line)與電晶體160的汲極電極電連接。第三佈線(3rd Line)與電晶體162的源極電極和汲極電極中的一方電連接。第四佈線(4th Line)與電晶體162的閘極電極電連接。電晶體160的閘極電極和電晶體162的源極電極和汲極電極中的一方與電容元件164的電極的另一方連接。第五佈線(5th Line)與電容元件164的電極的另一方連接。
    在圖8C所示的半導體裝置中，藉由有效地利用可以保持電晶體160的閘極電極的電位的特徵，可以如以下所示那樣進行資訊的寫入、保持以及讀出。
    對資訊的寫入及保持進行說明。首先，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，對電晶體160的閘極電極和電容元件164的一方電極施加第三佈線的電位。也就是說，對電晶體160的閘極電極施加規定的電荷(寫入)。這裏，施加兩種不同電位電平的電荷(H位準、L位準)中的任一種。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，保持對電晶體160的閘極電極施加的電位(保持)。
    因為電晶體162的截止電流極小，所以電晶體160的閘極電極的電荷被長時間地保持。
    接著，對資訊的讀出進行說明。當在對第一佈線施加規定的電位(恆電位)的狀態下，對第五佈線施加適當的電位(讀出電位)時，根據保持在電晶體160中的閘極電極的電位第二佈線具有不同的電位。第二佈線具有該不同的電位是因為如下緣故：在電晶體160為n通道型的情況下，對電晶體160的閘極電極施加H位準時的外觀上的臨界電壓Vth_H低於對電晶體160的閘極電極施加L位準時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體160成為“導通狀態”所需要的第五佈線的電位。因此，藉由將第五佈線的電位設定為Vth_H和Vth_L之間的電位V0，可以辨別施加到電晶體160的閘極電極的電荷。例如，在寫入中，當被供應H位準時，如果第五佈線的電位為V0(>Vth_H)，電晶體160則成為“導通狀態”。當被供應L位準時，即使第五佈線的電位為V0(<Vth_L)，電晶體160也維持“截止狀態”。因此，根據第二佈線的電位可以讀出所保持的資訊。
    注意，當將記憶單元配置為陣列狀時，需要唯讀出所希望的記憶單元的資訊。像這樣，當不讀出資訊時，對第五佈線施加無論閘極電極的狀態如何都使電晶體160成為“截止狀態”的電位，也就是小於Vth_H的電位，即可。或者，無論閘極電極的狀態任何都使電晶體160成為“導通狀態”的電位，也就是對第五佈線施加大於Vth_L的電位，即可。
    在本實施方式所示的半導體裝置中，藉由使用將氧化物半導體用於通道形成區域的截止電流極少的電晶體，可以極長期地保持儲存資料。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給(注意，較佳為固定電位)，也可以長期間地保持儲存資料。
    另外，在本實施方式所示的半導體裝置中，資訊的寫入時不需要高電壓，而且也沒有元件退化的問題。例如，不像習知的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不發生閘極絕緣層的劣化等的問題。就是說，在根據所公開的發明的半導體裝置中，對習知的非揮發性記憶體的問題的能夠重寫的次數沒有限制，而顯著提高可靠性。再者，根據電晶體的導通狀態或截止狀態而進行資訊的寫入，而可以容易實現高速工作。
    本實施方式可以與其他實施方式適當地組合而實施。 [實施方式5]
    在本實施方式中，關於使用實施方式1至3所示的電晶體的半導體裝置，參照圖9A至圖10C對與實施方式4所示的結構不同的結構進行說明。該半導體裝置即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。另外，在本實施方式的半導體裝置中，作為電晶體162使用實施方式1至3中所示的電晶體構成。
    圖9A示出半導體裝置的電路結構的一個例子，圖9B是示出半導體裝置的一個例子的示意圖。首先對圖9A所示的半導體裝置進行說明，接著對圖9B所示的半導體裝置進行說明。
    在圖9A所示的半導體裝置中，位元線BL與用作電晶體162的源極電極或汲極電極的一方電極電連接。字線WL與電晶體162的閘極電極電連接。成為電晶體162的源極電極或汲極電極的另一方電極與電容元件254的一方電極連接。
    使用氧化物半導體的電晶體162具有截止電流極為小的特徵。因此，藉由使電晶體162成為截止狀態，可以極長時間地儲存電容元件254的一方電極的電位(或累積在電容元件254中的電荷)。
    接著，說明對圖9A所示的半導體裝置(記憶單元250)進行資訊的寫入及保持的情況。
    首先，藉由將字線WL的電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，將位元線BL的電位施加到電容元件254的一方電極(寫入)。然後，藉由將字線WL的電位設定為使電晶體162成為截止狀態的電位，來使電晶體162成為截止狀態，由此儲存電容元件254的一方電極的電位(保持)。
    由於電晶體162的截止電流極小，所以能夠長期間地儲存電容元件254的一方電極的電位(或累積在電容元件中的電荷)。
    接著，對資訊的讀出進行說明。當電晶體162成為導通狀態時，處於浮動狀態的位元線BL與電容元件254的一方電極導通，於是，在位元線BL與電容元件254的一方電極之間電荷被再次分配。結果，位元線BL的電位變化。位元線BL的電位的變化量根據電容元件254的一方電極的電位(或累積在電容元件254中的電荷)而取不同的值。
    例如，在以V為電容元件254的一方電極的電位，以C為電容元件254的靜電電容，以CB為位元線BL所具有的靜電電容成分(以下也稱為位元線電容)，並且以VB0為電荷被再次分配之前的位元線BL的電位的條件下，電荷被再次分配之後的位元線BL的電位成為(CB×VB0+C×V)/(CB+C)。因此，作為記憶單元250的狀態，當電容元件254的一方電極的電位為V1和V0(V1>V0)的兩個狀態時，保持電位V1時的位元線BL的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的位元線BL的電位(=(CB×VB0+C×V0)/(CB+C))。
    並且，藉由比較位元線BL的電位與規定的電位，可以讀出資訊。
    如此，圖9A所示的半導體裝置可以利用電晶體162的截止電流極小的特徵長期保持累積在電容元件254中的電荷。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以長期間保持儲存資料。
    接著，對圖9B所示的半導體裝置進行說明。
    圖9B所示的半導體裝置在其上部作為儲存電路具有記憶單元陣列251(記憶單元陣列251a及251b)，該記憶單元陣列251(記憶單元陣列251a及251b)具有多個圖9A所示的記憶單元250。此外，圖9B所示的半導體裝置在其下部具有用來使記憶單元陣列251a以及記憶單元陣列251b工作的週邊電路253。另外，週邊電路253與記憶單元陣列251(記憶單元陣列251a以及記憶單元陣列251b)連接。
    藉由採用圖9B所示的結構，可以將週邊電路253設置在記憶單元陣列251的正下方，從而可以實現半導體裝置的小型化。
    更佳為作為設置在週邊電路253中的電晶體使用與電晶體162不同的半導體材料。例如，可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳為使用單晶半導體。另外，還可以使用有機半導體材料等。使用這種半導體材料的電晶體能夠進行充分的高速工作。從而，藉由利用該電晶體，能夠順利實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
    另外，圖9B所示的半導體裝置例示層疊有兩個記憶單元陣列(記憶單元陣列251a、記憶單元陣列251b)的結構，但是所層疊的記憶單元陣列的個數不侷限於此。也可以採用層疊有三個以上的記憶單元陣列的結構。
    接著，參照圖10A至10C對圖9A所示的記憶單元250的具體結構進行說明。
    圖10A至10C示出記憶單元250的結構的一個例子。在圖10A中示出記憶單元250的平面圖，在圖10B中示出圖10A的線A-B的剖面圖。
    圖10A及10B所示的電晶體162可以成為與實施方式1至3所示的電晶體的結構同樣的結構。
    如圖10B所示，在埋入導電層502及埋入導電層504上設置有電晶體162。埋入導電層502是用作圖10A中的位元線BL的佈線，以接觸於電晶體162的第一導電層145a的方式設置。此外，埋入導電層504用作圖10A中的電容元件254的一方電極，以接觸於電晶體162的第一導電層145b的方式設置。在電晶體162的第一導電層145a上與其接觸地設置有第二導電層146a。在電晶體162的第一導電層145b上與其接觸地設置有第二導電層146b。在電晶體162上第二導電層146b用作電容元件254的一方電極。設置在電晶體162上的與第二導電層146b重疊的區域中的導電層506用作電容元件254的另一方電極。
    另外，如圖10A所示電容元件254的另一方導電層506與電容線508連接。藉由閘極絕緣層147設置在氧化物半導體層144上的用作閘極電極的導電層148a與字線509連接。
    另外，圖10C示出記憶單元陣列251和與週邊電路連接部分中的剖面圖。週邊電路例如可以採用包括n通道型電晶體510及p通道型電晶體512的結構。作為使用n通道型電晶體510及p通道型電晶體512的半導體材料較佳為使用氧化物半導體以外的半導體材料(矽等)。藉由使用上述材料，可以實現包括於週邊電路中的電晶體的高速工作。
    藉由採用圖10A所示的平面佈局，可以降低半導體裝置所占的面積，從而可以實現高集體化。
    如上所述，在上部層疊形成的多個記憶單元由使用氧化物半導體的電晶體形成。由於具有至少包含銦、鋅及氧的非單晶氧化物半導體的電晶體的截止電流小，因此藉由使用這種電晶體，能夠長期保持儲存資料。換言之，可以使更新工作的頻率極低，所以可以充分降低耗電量。另外，如圖10B所示，藉由埋入導電層504、氧化物半導體層144、閘極絕緣層147、導電層506層疊形成電容元件254。
    如上所述，藉由將具有使用氧化物半導體以外的材料的電晶體的週邊電路以及具有使用氧化物半導體的電晶體的儲存電路設置為一體，能夠實現具有新穎特徵的半導體裝置。另外，藉由採用週邊電路和儲存電路的疊層結構，可以實現半導體裝置的集體化。
    本實施方式可以與其他實施方式適當地組合而實施。 [實施方式6]
    在本實施方式中，參照圖11A至圖14對將上述實施方式所示的半導體裝置應用於行動電話、智慧手機、電子書閱讀器等移動設備的例子進行說明。
    在行動電話、智慧手機、電子書閱讀器等移動設備中，為了暫時儲存影像資料而使用SRAM或DRAM。這是因為閃速記憶體的回應速度較低，並且因而閃速記憶體不適合於影像處理。另一方面，當將SRAM或DRAM用於影像資料的暫時儲存時，有如下特徵。
    如圖11A所示，在一般的SRAM中，一個記憶單元由電晶體801至電晶體806的六個電晶體構成，並且該電晶體801至電晶體806被X解碼器807和Y解碼器808驅動。電晶體803和電晶體805以及電晶體804和電晶體806分別構成反相器，能夠實現高速驅動。然而，由於一個記憶單元由六個電晶體構成，所以有記憶單元面積大的缺點。在設計規則的最小尺寸為F時，SRAM的記憶單元面積通常為100F2至150F2。因此，SRAM是各種記憶體中每個比特位的單價最高的。
    另一方面，在DRAM中，如圖11B所示，記憶單元由電晶體811和儲存電容器812構成，並且該電晶體811和儲存電容器812被X解碼器813和Y解碼器814驅動。由於一個單元由一個電晶體和一個電容構成，所以所占的面積小。DRAM的儲存面積一般為10F2以下。注意，DRAM需要一直進行更新工作，因此即使在不進行改寫的情況下也消耗電力。
    然而，上述實施方式所說明的半導體裝置的記憶單元面積為10F2左右，並且不需要頻繁的更新工作。從而，能夠縮小記憶單元面積，還能夠降低耗電量。
    圖12示出移動設備的方塊圖。圖12所示的移動設備包括：RF電路901；類比基帶電路902；數位基帶電路903；電池904；電源電路905；應用處理器906；快閃記憶體910；顯示器控制器911；儲存電路912；顯示器913；觸控感應器919；音頻電路917；以及鍵盤918等。顯示器913具有：顯示部914；源極驅動器915；以及閘極驅動器916。應用處理器906具有：CPU(Central Processing Unit：中央處理器)907；DSP(Digital Signal Processor：數位信號處理器)908；以及介面909。儲存電路912一般由SRAM或DRAM構成，藉由將上述實施方式所說明的半導體裝置用於該部分，能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
    圖13示出將上述實施方式所說明的半導體裝置用於顯示器的儲存電路950的例子。圖13所示的儲存電路950包括：記憶體952；記憶體953；開關954；開關955；以及記憶體控制器951。另外，儲存電路950連接於：傳送影像資料(輸入影像資料)的信號線；對儲存於記憶體952及記憶體953中的資料(儲存影像資料)進行讀取並對其進行控制的顯示器控制器956；以及根據來自顯示器控制器956的信號來進行顯示的顯示器957。
    首先，藉由應用處理器(未圖示)形成一個影像資料(輸入影像資料A)。該輸入影像資料A藉由開關954被儲存在記憶體952中。然後，將儲存在記憶體952中的影像資料(儲存影像資料A)藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。
    在輸入影像資料A沒有變化時，儲存影像資料A一般以30Hz至60Hz左右的週期從記憶體952藉由開關955由顯示器控制器956讀出。
    另外，例如在使用者進行了改寫畫面的操作時(即在輸入影像資料A有變化時)，應用處理器形成新的影像資料(輸入影像資料B)。該輸入影像資料B藉由開關954被儲存在記憶體953中。在該期間儲存影像資料A也繼續定期性地藉由開關955從記憶體952被讀出。當在記憶體953中儲存完新的影像(儲存影像資料B)時，由顯示器957的下一個圖框開始讀出儲存影像資料B，並且將該儲存影像資料B藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。該讀出一直持續直到下一個新的影像資料儲存到記憶體952中。
    如上所述，藉由由記憶體952及記憶體953交替進行影像資料的寫入和影像資料的讀出，來進行顯示器957的顯示。另外，記憶體952、記憶體953不侷限於兩個不同的記憶體，也可以將一個記憶體分割而使用。藉由將上述實施方式所說明的半導體裝置用於記憶體952及記憶體953，能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
    圖14示出電子書閱讀器的方塊圖。圖14所示的電子書閱讀器包括：電池1001；電源電路1002；微處理器1003；快閃記憶體1004；音頻電路1005；鍵盤1006；儲存電路1007；觸摸屏1008；顯示器1009；以及顯示器控制器1010。
    在此，可以將上述實施方式所說明的半導體裝置用於圖14的儲存電路1007。儲存電路1007具有暫時保持書籍內容的功能。作為該功能的例子，例如有使用者使用高亮功能的情況。當使用者看電子書閱讀器時，有要在特定部分打標的情況。將該打標功能稱為高亮功能，是指：藉由改變顯示的顏色，添加下劃線，加粗文本，或改變文本字體類型，來示出與周圍的文本的差異。也是指：儲存且保持用戶所指定的部分的資訊的功能。當將該資訊長期保持時，也可以將該資訊拷貝到快閃記憶體1004。即使在此情況下，藉由採用上述實施方式所說明的半導體裝置，也能夠以高速進行資訊的寫入和讀出、長期保持儲存資料並充分降低耗電量。
    如上所述，本實施方式所示的移動設備安裝有根據上述實施方式的半導體裝置。因此，能夠實現以高速進行資訊的讀出、長期保持儲存資料且充分降低耗電量的移動設備。
    本實施方式可以使用與其他的實施方式適當地組合而實施。 [實施方式7]
    根據本發明的一個方式的半導體裝置可以用於顯示設備、個人電腦或具有儲存介質的影像再現裝置(典型的是，能夠再現儲存介質諸如DVD(Digital Versatile Disc：數位通用字盤)的內容並具有顯示器以用於顯示所再現的影像的裝置)。可以包括根據本發明的一個方式的半導體裝置的電子裝置的其他示例是行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、拍攝裝置諸如視頻攝像機或數位靜態攝像機等、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再現裝置(例如汽車音響系統和數位音頻播放器)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動售貨機。在圖15A至15E中示出了這些電子裝置的具體例子。
    圖15A示出可攜式遊戲機，其包括：外殼5001；外殼5002；顯示部5003；顯示部5004；麥克風5005；揚聲器5006；操作鍵5007；以及觸控筆5008等。藉由將根據本發明的一個方式的半導體裝置用於可攜式遊戲機的驅動電路，可以提供工作速度快的可攜式遊戲機。或者，藉由使用根據本發明一個方式的半導體裝置，可以實現可攜式遊戲機的小型化。注意，雖然圖15A所示的可攜式遊戲機包括兩個顯示部5003和5004，但可攜式遊戲機所包含的顯示部不限於兩個。
    圖15B是顯示設備，其包括外殼5201、顯示部5202、支撐台5203等。藉由將根據本發明的一個方式的半導體裝置用於顯示設備的驅動電路，可以提供工作速度快的顯示設備。或者，藉由使用根據本發明一個方式的半導體裝置，可以實現顯示設備的小型化。另外，顯示設備包括用於個人電腦、TV播放接收、廣告顯示等的所有資訊顯示用顯示設備。
    圖15C是筆記本式個人電腦，其包括：外殼5401；顯示部5402；鍵盤5403；以及指向裝置5404等。藉由將根據本發明的一個方式的半導體裝置用於筆記本式個人電腦的驅動電路，可以提供工作速度快的筆記本式個人電腦。或者，藉由使用根據本發明一個方式的半導體裝置，可以實現筆記本式個人電腦的小型化。
    圖15D是可攜式資訊終端，其包括：第一外殼5601；第二外殼5602；第一顯示部5603；第二顯示部5604；連接部5605；以及操作鍵5606等。第一顯示部5603設置在第一外殼5601中，第二顯示部5604設置在第二外殼5602中。而且，第一外殼5601和第二外殼5602由連接部5605連接，由連接部5605可以改變第一外殼5601和第二外殼5602之間的角度。第一顯示部5603的影像也可以根據連接部5605所形成的第一外殼5601和第二外殼5602之間的角度切換。此外，也可以將附加有作為位置輸入裝置的功能的半導體顯示裝置用於第一顯示部5603和第二顯示部5604中的至少一個。另外，可以藉由在半導體顯示裝置設置觸摸屏附加作為位置輸入裝置的功能。或者，還可以藉由將被稱為光感測器的光電轉換元件設置在半導體顯示裝置的像素部中附加作為位置輸入裝置的功能。藉由將根據本發明的一個方式的半導體裝置用於可攜式資訊終端的驅動電路，可以提供工作速度快的可攜式資訊終端。或者，藉由使用根據本發明一個方式的半導體裝置，可以實現可攜式資訊終端的小型化。
    圖15E是一種行動電話，其包括：外殼5801；顯示部5802；聲音輸入部5803；聲音輸出部5804；操作鍵5805；以及光接收部5806等。藉由將由光接收部5806接收的光轉換為電信號，可以提取外部的影像。藉由將根據本發明的一個方式的半導體裝置用於行動電話的驅動電路，可以提供工作速度快的行動電話。或者，藉由使用根據本發明一個方式的半導體裝置，可以實現行動電話的小型化。
    本實施方式可以與其他實施方式適當地組合而實施。
    100‧‧‧基板
    106‧‧‧元件隔離絕緣層
    108‧‧‧閘極絕緣層
    110‧‧‧閘極電極層
    116‧‧‧通道形成區域
    120‧‧‧雜質區域
    124‧‧‧金屬化合物區域
    128‧‧‧絕緣層
    130‧‧‧層間絕緣層
    140a‧‧‧導電層
    140b‧‧‧導電層
    141a‧‧‧導電層
    141b‧‧‧導電層
    142‧‧‧絕緣層
    144‧‧‧氧化物半導體層
    145a‧‧‧導電層
    145b‧‧‧導電層
    146‧‧‧閘極絕緣層
    148a‧‧‧導電層
    148b‧‧‧導電層
    150‧‧‧絕緣層
    152‧‧‧絕緣層
    153‧‧‧導電層
    156‧‧‧佈線
    160‧‧‧電晶體
    162‧‧‧電晶體
    164‧‧‧電容元件
    250‧‧‧記憶單元
    251‧‧‧記憶單元陣列
    251a‧‧‧記憶單元陣列
    251b‧‧‧記憶單元陣列
    253‧‧‧週邊電路
    254‧‧‧電容元件
    400‧‧‧基板
    401‧‧‧閘極電極層
    402‧‧‧閘極絕緣層
    403‧‧‧氧化物半導體層
    405‧‧‧導電層
    405a‧‧‧導電層
    405b‧‧‧導電層
    407‧‧‧絕緣層
    408‧‧‧層間絕緣層
    417‧‧‧絕緣層
    418‧‧‧開口部
    420‧‧‧電晶體
    430‧‧‧電晶體
    436‧‧‧緩衝層
    440‧‧‧電晶體
    450‧‧‧電晶體
    460‧‧‧電晶體
    465‧‧‧導電層
    465a‧‧‧導電層
    465b‧‧‧導電層
    470‧‧‧電晶體
    481a‧‧‧埋入導電層
    481b‧‧‧埋入導電層
    482a‧‧‧氧化物半導體層
    482b‧‧‧氧化物半導體層
    485‧‧‧開口部
    491‧‧‧絕緣層
    502‧‧‧埋入導電層
    504‧‧‧埋入導電層
    506‧‧‧導電層
    508‧‧‧電容線
    509‧‧‧字線
    510‧‧‧n通道型電晶體
    512‧‧‧p通道型電晶體
    801‧‧‧電晶體
    803‧‧‧電晶體
    804‧‧‧電晶體
    805‧‧‧電晶體
    806‧‧‧電晶體
    807‧‧‧X解碼器
    808‧‧‧Y解碼器
    811‧‧‧電晶體
    812‧‧‧儲存電容器
    813‧‧‧X解碼器
    814‧‧‧Y解碼器
    901‧‧‧RF電路
    902‧‧‧類比基帶電路
    903‧‧‧數位基帶電路
    904‧‧‧電池
    905‧‧‧電源電路
    906‧‧‧應用處理器
    907‧‧‧CPU
    908‧‧‧DSP
    909‧‧‧介面
    910‧‧‧快閃記憶體
    911‧‧‧顯示器控制器
    912‧‧‧儲存電路
    913‧‧‧顯示器
    914‧‧‧顯示部
    915‧‧‧源極驅動器
    916‧‧‧閘極驅動器
    917‧‧‧音頻電路
    918‧‧‧鍵盤
    919‧‧‧觸控感應器
    950‧‧‧儲存電路
    951‧‧‧記憶體控制器
    952‧‧‧記憶體
    953‧‧‧記憶體
    954‧‧‧開關
    955‧‧‧開關
    956‧‧‧顯示器控制器
    957‧‧‧顯示器
    1001‧‧‧電池
    1002‧‧‧電源電路
    1003‧‧‧微處理器
    1004‧‧‧快閃記憶體
    1005‧‧‧音頻電路
    1006‧‧‧鍵盤
    1007‧‧‧儲存電路
    1008‧‧‧觸摸屏
    1009‧‧‧顯示器
    1010‧‧‧顯示器控制器
    5001‧‧‧外殼
    5002‧‧‧外殼
    5003‧‧‧顯示部
    5004‧‧‧顯示部
    5005‧‧‧麥克風
    5006‧‧‧揚聲器
    5007‧‧‧操作鍵
    5008‧‧‧觸控筆
    5201‧‧‧外殼
    5202‧‧‧顯示部
    5203‧‧‧支撐台
    5401‧‧‧外殼
    5402‧‧‧顯示部
    5403‧‧‧鍵盤
    5404‧‧‧指向裝置
    5601‧‧‧外殼
    5602‧‧‧外殼
    5603‧‧‧顯示部
    5604‧‧‧顯示部
    5605‧‧‧連接部
    5606‧‧‧操作鍵
    5801‧‧‧外殼
    5802‧‧‧顯示部
    5803‧‧‧聲音輸入部
    5804‧‧‧聲音輸出部
    5805‧‧‧操作鍵
    5806‧‧‧光接收部
    在圖式中：圖1是說明半導體裝置的一個方式的圖；圖2A至2E是說明半導體裝置的製造方法的一個方式的圖；圖3A和3B是說明半導體裝置的一個方式的圖；圖4是說明半導體裝置的一個方式的圖；圖5A和5B是說明半導體裝置的一個方式的圖；圖6A和6B是說明半導體裝置的一個方式的圖；圖7A至7C是說明半導體裝置的一個方式的圖；圖8A至8C是示出半導體裝置的一個方式的剖面圖、平面圖以及電路圖；圖9A和9B是示出半導體裝置的一個方式的電路圖以及透視圖；圖10A至10C是示出半導體裝置的一個方式的剖面圖以及平面圖；圖11A和11B是示出半導體裝置的一個方式的電路圖；圖12是示出半導體裝置的一個方式的塊圖；圖13是示出半導體裝置的一個方式的塊圖；圖14是示出半導體裝置的一個方式的塊圖；圖15A至15E是示出使用半導體裝置的電子裝置的一個方式的圖。
    400‧‧‧基板
    401‧‧‧閘極電極層
    402‧‧‧閘極絕緣層
    403‧‧‧氧化物半導體層
    405a‧‧‧導電層
    405b‧‧‧導電層
    407‧‧‧絕緣層
    408‧‧‧層間絕緣層
    420‧‧‧電晶體
    436‧‧‧緩衝層
    465a‧‧‧導電層
    465b‧‧‧導電層
    权利要求:
    Claims (32)
    [1] 一種半導體裝置，包括：設置在包括絕緣表面的基板上的氧化物半導體層；部分地設置在該氧化物半導體層上的第一導電層；部分地設置在該第一導電層上的第二導電層；設置在該氧化物半導體層上、該第一導電層上以及該第二導電層上的閘極絕緣層；以及隔著該閘極絕緣層設置在該氧化物半導體層上的閘極電極層，其中，該閘極電極層隔著該閘極絕緣層與該第一導電層重疊並隔著該閘極絕緣層不與該第二導電層重疊。
    [2] 根據申請專利範圍第1項之半導體裝置，其中該第一導電層的厚度為5nm以上且20nm以下。
    [3] 根據申請專利範圍第1項之半導體裝置，其中該閘極絕緣層的厚度為10nm以上且20nm以下。
    [4] 根據申請專利範圍第1項之半導體裝置，其中該氧化物半導體層的厚度為5nm以上且20nm以下。
    [5] 根據申請專利範圍第1項之半導體裝置，其中緩衝層設置在該包括絕緣表面的基板上。
    [6] 根據申請專利範圍第5項之半導體裝置，其中該緩衝層包括由鋁、鎵、鋯、鉿和稀土元素構成的組中的至少一個元素的氧化物。
    [7] 根據申請專利範圍第1項之半導體裝置，其中該氧化物半導體層包括c軸配向的結晶。
    [8] 根據申請專利範圍第1項之半導體裝置，其中該第二導電層部分地設置在該氧化物半導體層上。
    [9] 一種半導體裝置，包括：設置在包括絕緣表面的基板上的氧化物半導體層；部分地設置在該氧化物半導體層上的第一導電層；部分地設置在該第一導電層上的第二導電層；設置在該第二導電層上的絕緣層；設置在該氧化物半導體層上、該第一導電層上、該第二導電層上以及該絕緣層上的閘極絕緣層；以及隔著該閘極絕緣層設置在該氧化物半導體層上的閘極電極層，其中，該閘極電極層隔著該閘極絕緣層與該第一導電層重疊並隔著該閘極絕緣層不與該第二導電層重疊。
    [10] 根據申請專利範圍第9項之半導體裝置，其中該第一導電層的厚度為5nm以上且20nm以下。
    [11] 根據申請專利範圍第9項之半導體裝置，其中該閘極絕緣層的厚度為10nm以上且20nm以下。
    [12] 根據申請專利範圍第9項之半導體裝置，其中該氧化物半導體層的厚度為5nm以上且20nm以下。
    [13] 根據申請專利範圍第9項之半導體裝置，其中緩衝層設置在該包括絕緣表面的基板上。
    [14] 根據申請專利範圍第13項之半導體裝置，其中該緩衝層包括由鋁、鎵、鋯、鉿和稀土元素構成的組中的至少一個元素的氧化物。
    [15] 根據申請專利範圍第9項之半導體裝置，其中該氧化物半導體層包括c軸配向的結晶。
    [16] 一種半導體裝置，包括：設置在包括絕緣表面的基板上的氧化物半導體層；部分地設置在該氧化物半導體層上的第一導電層；部分地設置在該第一導電層上的絕緣層；部分地設置在該絕緣層上且在該絕緣層的開口中與該第一導電層接觸的第二導電層；設置在該氧化物半導體層上、該第一導電層上、該第二導電層上以及該絕緣層上的閘極絕緣層；以及隔著該閘極絕緣層設置在該氧化物半導體層上的閘極電極層，其中，該閘極電極層隔著該閘極絕緣層與該第一導電層重疊並隔著該閘極絕緣層不與該第二導電層重疊。
    [17] 根據申請專利範圍第16項之半導體裝置，其中該第一導電層的厚度為5nm以上且20nm以下。
    [18] 根據申請專利範圍第16項之半導體裝置，其中該閘極絕緣層的厚度為10nm以上且20nm以下。
    [19] 根據申請專利範圍第16項之半導體裝置，其中該氧化物半導體層的厚度為5nm以上且20nm以下。
    [20] 根據申請專利範圍第16項之半導體裝置，其中緩衝層設置在該包括絕緣表面的基板上。
    [21] 根據申請專利範圍第20項之半導體裝置，其中該緩衝層包括由鋁、鎵、鋯、鉿和稀土元素構成的組中的至少一個元素的氧化物。
    [22] 根據申請專利範圍第16項之半導體裝置，其中該氧化物半導體層包括c軸配向的結晶。
    [23] 一種半導體裝置，包括：包括絕緣表面的基板；部分地包括該絕緣表面上的埋入導電層的絕緣層；該絕緣層上的氧化物半導體層；部分地設置在該氧化物半導體層上的第一導電層；部分地設置在該第一導電層上的第二導電層；設置在該氧化物半導體層上、該第一導電層上以及該第二導電層上的閘極絕緣層；以及隔著該閘極絕緣層設置在該氧化物半導體層上的閘極電極層，其中，該閘極電極層隔著該閘極絕緣層與該第一導電層重疊並隔著該閘極絕緣層不與該第二導電層重疊。
    [24] 根據申請專利範圍第23項之半導體裝置，其中該埋入導電層在該氧化物半導體層的開口中與該第一導電層接觸。
    [25] 根據申請專利範圍第23項之半導體裝置，其中部分地包括該埋入導電層的該絕緣層包括該埋入導電層上的埋入氧化物半導體層。
    [26] 根據申請專利範圍第25項之半導體裝置，其中部分地包括該埋入導電層以及該埋入氧化物半導體層的該絕緣層以該埋入氧化物半導體層在該半導體裝置的該氧化物半導體層的該開口中與該第一導電層接觸的方式設置。
    [27] 根據申請專利範圍第23項之半導體裝置，其中該第一導電層的厚度為5nm以上且20nm以下。
    [28] 根據申請專利範圍第23項之半導體裝置，其中該閘極絕緣層的厚度為10nm以上且20nm以下。
    [29] 根據申請專利範圍第23項之半導體裝置，其中該氧化物半導體層的厚度為5nm以上且20nm以下。
    [30] 根據申請專利範圍第23項之半導體裝置，其中緩衝層設置在該包括絕緣表面的基板上。
    [31] 根據申請專利範圍第30項之半導體裝置，其中該緩衝層包括由鋁、鎵、鋯、鉿和稀土元素構成的組中的至少一個元素的氧化物。
    [32] 根據申請專利範圍第23項之半導體裝置，其中該氧化物半導體層包括c軸配向的結晶。
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